台積電推CoPoS先進封裝技術 「化圓為方」應對AI晶片大型化挑戰 提升效率及降低成本

隨著高效能AI晶片整合的邏輯晶粒和高頻寬記憶體（HBM）晶粒數量日增，晶片尺寸呈現出失控式增長，不僅延長了前端製造如光刻的所需時間，更使後段封裝工序面臨顯著瓶頸與龐大的材料損耗。為應對此挑戰，晶圓代工龍頭台積電正積極研發新一代的「面板級先進封裝」（Chip-on-Panel-on-Substrate, CoPoS）技術，計劃以正方形玻璃基板取代傳統的圓形矽晶圓基板，透過「化圓為方」的策略，大幅提升封裝產能並有效降低材料損耗。 現行AI晶片，特別是NVIDIA（英偉達）的圖形處理器（GPU），實質上為整合多顆邏輯晶粒與HBM晶粒的晶片組。在台積電完成這些晶粒的前端製造（光刻、蝕刻、沉積）後，仍需進行精密封裝才能組成完整的AI晶片。以NVIDIA採用Blackwell架構、預計2024年12月量產的B200晶片為例，每枚B200包含兩顆4納米製程邏輯晶粒及八顆HBM3e高頻寬記憶體晶粒，其封裝尺寸約為80毫米 x 80毫米。 然而，現有的CoWoS封裝技術在每片直徑12吋的圓形矽晶圓基板上，因需預留安全區及切割線，導致「邊緣損耗」嚴重，每片晶圓僅能封裝約4枚B200，顯著拖低了封裝產能並拉高了每枚晶片的封裝成本。 CoPoS封裝技術則另闢蹊徑，改用邊長12吋的正方形基板，大幅提升基板面積的有效利用率。市場預期，每片正方形基板最少可封裝9枚B200晶片，甚至有潛力達到16枚，從而顯著提升封裝產能及整體效率。此舉不僅能減少封裝過程中材料與化學品的浪費，亦能攤薄每枚B200晶片所分擔的時間、工資、電力、材料及化學品成本。預計CoPoS技術的導入，初期可將高階AI晶片的封裝成本降低至少20%至30%，長遠效益更為可觀。台積電計劃在量產初期使用邊長310毫米的正方形基板，中長期再逐步轉用邊長510毫米、600毫米的基板，以進一步提升生產效率與節省成本。據悉，CoPoS將採用玻璃、人造藍寶石或有機材料製造的基板，以提供更佳的平坦度與散熱性能。 市場消息指，CoPoS有望緩解當前AI晶片因CoWoS封裝技術產能不足而造成的供應瓶頸。據悉，台積電已規劃在其封裝子公司採鈺的龍潭廠房內建立首條CoPoS實驗線，預計今年6月開始安裝設備，並可能於2027年進入技術成熟期。大規模量產則暫定部署於嘉義AP7廠區的P4或P5廠房，最快可於2028年底至2029年初實現。此外，台積電正評估將部分舊晶圓廠改建為先進封裝設施，以顯示其對此項技術的高度重視。在國際佈局方面，預計2028年動工的美國亞利桑那州兩座先進封裝廠中，其中一座亦將專攻CoPoS技術。 至於客户方面，NVIDIA預料將成為CoPoS技術的首個採用者，並有望應用於其下一代的Rubin架構AI晶片。Rubin架構的AI晶片據稱將整合多達12顆HBM4高頻寬記憶體晶粒，封裝尺寸達100毫米 x 100毫米，對「化圓為方」的封裝技術需求更為迫切。儘管部分業內人士預計CoPoS的大規模量產可能因技術挑戰（例如均勻度與翹曲）而延後至2030年底，初期亦可能面臨良率壓力，但台積電推進CoPoS的決心相當明顯。長期而言，這項嶄新封裝技術將有助於鞏固台積電在AI晶片供應鏈，特別是超大型AI晶片領域的領先地位。 值得留意的是，「化圓為方」的優勢主要體現在後段封裝環節。由於現時晶片仍以矽材料為基礎，且現行的光刻、蝕刻、沉積等前端製造設備均專為圓形矽晶圓設計，因此在可預見的未來，前端製程仍將必須繼續使用圓形的矽晶圓，無法改用正方形晶圓或替代材料。